Platform/AIA interrupt pending
WARL/别名/RO0非 AIA 时,VSXLEN 范围内 bits 16 及以上供平台使用并按实现的 WARL pending 位处理,而 bits 15:14 只读零。AIA 对原因 14-63 规定:hideleg[i]=1 时别名 sip[i];否则 hvien[i]=1 时别名 hvip[i];两者均为 0 时只读零。RV32 的 AIA bits 63:32 通过 vsiph 访问。
这个字段控制什么
- - 非 AIA 时,VSXLEN 范围内 bits 16 及以上供平台使用并按实现的 WARL pending 位处理,而 bits 15:14 只读零。AIA 对原因 14-63 规定:hideleg[i]=1 时别名 sip[i];否则 hvien[i]=1 时别名 hvip[i];两者均为 0 时只读零。RV32 的 AIA bits 63:32 通过 vsiph 访问。