ADDW
RISC-V ADDW 指令详解
指令手册R-type将rs1和rs2的低32位相加，结果截断为32位符号扩展至64位写入rd
指令语法
addw rd, rs1, rs2
操作数说明
目标寄存器 rd：存放运算结果的通用寄存器。
源寄存器 rs1：第一个操作数寄存器。
源寄存器 rs2：第二个操作数寄存器。
RV64I算术运算32位运算
指令行为说明
ADDW指令采用R型格式（opcode=0111011, funct7=0000000, funct3=000）。将寄存器rs1和rs2的低32位相加，忽略溢出，取低32位结果并符号扩展至64位后写入rd。与ADD（64位全宽运算）不同，ADDW只操作低32位并将结果符号扩展。
ADDW 指令解析与执行动画
从机器码字段解析开始，依次展示操作数读取、该指令专属语义计算和 ISA 可见状态更新。
rd
rs1
rs2
addw
,
,
执行环境
t1(x6)
0x0000000000000014
t2(x7)
0x0000000000000007
31..25
24..20
19..15
14..12
11..7
6..0
0000000
funct7
00111
rs2
00110
rs1
000
funct3
00101
rd
0111011
opcode
执行数据路径
instruction
0x007302BB
opcode
0111011 -> OP-32
funct3
000 -> ADDW
funct7
0000000 -> base ALU op
rd / rs1 / rs2
t0(x5) / t1(x6) / t2(x7)
32-bit add
0x0000000000000014 + 0x0000000000000007 -> low 32 bits 0x0000001B -> sext.w 0x000000000000001B
x5
t0(x5) = 0x000000000000001B
当前步骤
概念步骤：拿到 32-bit 指令编码
机器码按当前指令格式切成字段，动画从 encoding/decode 开始。
encoding: 0x007302BB
syntax : addw t0(x5), t1(x6), t2(x7)
result : t0(x5) = 0x000000000000001B
架构可见结果
t0(x5) = 0x000000000000001B
该动画展示 ISA 可见的解码和状态变化，不表示任何特定 CPU 的流水线、缓存、预测或时序实现。
常见使用场景
地址与指针
结合 «addw x10, x11, x12 # x10 = sign-extend((x11[31:0] + x12[31:0])[31:0])» 等实际代码理解该场景。
特定用途
结合 «addw x10, x11, x12 # x10 = sign-extend((x11[31:0] + x12[31:0])[31:0])» 等实际代码理解该场景。
使用前检查清单
语法检查
- 确认 rd、rs1、rs2（及 rs3）是合法 GPR。
- 确认 funct3 与 funct7 字段编码正确。
语义检查
- 确认结果是否会影响后续分支或地址计算。
- 确认 rd 寄存器不会被其他指令覆盖。
容易混淆 / 常见误区
溢出被忽略，不同于某些ISA的陷阱机制
结果始终为32位符号扩展值
W 后缀指令只产生 32 位结果，并把 bit[31] 符号扩展到 XLEN；不要把它当作普通 64 位运算。
这些 W 后缀形式属于 RV64I 或 RV64 扩展指令，RV32 中没有对应形式。