DIVUW
RISC-V DIVUW 指令详解
指令手册R-type将rs1低32位除以rs2低32位（无符号），商符号扩展至64位写入rd
指令语法
divuw rd, rs1, rs2
操作数说明
目标寄存器 rd：存放运算结果的通用寄存器。
源寄存器 rs1：第一个操作数寄存器。
源寄存器 rs2：第二个操作数寄存器。
M算术运算除法
指令行为说明
DIVUW是RV64专用的无符号除法指令，将rs1的低32位（无符号）除以rs2的低32位（无符号），32位商符号扩展至64位后写入rd。除零返回全1（即2^32-1符号扩展至64位为-1）。
DIVUW 指令解析与执行动画
从机器码字段解析开始，依次展示操作数读取、该指令专属语义计算和 ISA 可见状态更新。
rd
rs1
rs2
divuw
,
,
执行环境
t1(x6)
0x0000000000000014
t2(x7)
0x0000000000000007
该选择器只选择规范定义的除法结果分支；它不是异常、陷入或性能模型。
31..25
24..20
19..15
14..12
11..7
6..0
0000001
funct7
00111
rs2
00110
rs1
101
funct3
00101
rd
0111011
opcode
执行数据路径
instruction
0x027352BB
opcode
0111011 -> OP-32
funct3
101 -> DIVUW
funct7
0000001 -> M-extension divide/remainder selector
rd / dividend / divisor
t0(x5) / t1(x6)=20 / t2(x7)=7
unsigned 32-bit division
20 / 7 -> quotient[31:0]=0x00000002 -> sext.w 0x0000000000000002 (unsigned 32-bit division)
x5
t0(x5) = 0x0000000000000002
当前步骤
概念步骤：拿到 32-bit 指令编码
机器码按当前指令格式切成字段，动画从 encoding/decode 开始。
encoding: 0x027352BB
syntax : divuw t0(x5), t1(x6), t2(x7)
result : t0(x5) = 0x0000000000000002
架构可见结果
t0(x5) = 0x0000000000000002
该动画展示 ISA 可见的解码和状态变化，不表示任何特定 CPU 的流水线、缓存、预测或时序实现。
常见使用场景
乘法与除法
结合 «divuw a0, a1, a2 # a0 = sign-extend(unsigned(a1[31:0]) / unsigned(a2[31:0]))» 等实际代码理解该场景。
使用前检查清单
语法检查
- 确认 rd、rs1、rs2（及 rs3）是合法 GPR。
- 确认 funct3 与 funct7 字段编码正确。
语义检查
- 确认结果是否会影响后续分支或地址计算。
- 确认 rd 寄存器不会被其他指令覆盖。
容易混淆 / 常见误区
除零返回全1（符号扩展至64位为-1），不触发异常
无符号溢出不会发生
W 后缀指令只产生 32 位结果，并把 bit[31] 符号扩展到 XLEN；不要把它当作普通 64 位运算。
这些 W 后缀形式属于 RV64I 或 RV64 扩展指令，RV32 中没有对应形式。