DIVUW 的高 32 位如何处理？
忽略源寄存器高 32 位，商的 bit 31 符号扩展到目的寄存器高 32 位。
DIVUW
RISC-V DIVUW 指令详解
指令手册R-type将rs1低32位除以rs2低32位（无符号），商符号扩展至64位写入rd
指令语法
divuw rd, rs1, rs2
操作数说明
目标寄存器 rd：存放运算结果的通用寄存器。
源寄存器 rs1：第一个操作数寄存器。
源寄存器 rs2：第二个操作数寄存器。
M算术运算除法
指令行为说明
DIVUW是RV64专用的无符号除法指令，将rs1的低32位（无符号）除以rs2的低32位（无符号），32位商符号扩展至64位后写入rd。除零返回全1（即2^32-1符号扩展至64位为-1）。
DIVUW 指令解析与执行动画
从机器码字段解析开始，依次展示操作数读取、该指令专属语义计算和 ISA 可见状态更新。
rd
rs1
rs2
divuw
,
,
执行环境
本例使用固定寄存器初值和初始 PC=0x2000；取指成功，没有异步中断或额外扩展检查。异常分支只显示普通提交停止，陷入后的 PC 和处理程序状态由 EEI 决定。
t1(x6)
0x0000000000000014
t2(x7)
0x0000000000000007
该选择器选择规范定义的除法结果分支。除法特例会设置上方 t1/t2 的示例初值；编辑源寄存器会恢复普通模式。它不是异常、陷入或性能模型。
31..25
24..20
19..15
14..12
11..7
6..0
0000001
funct7
00111
rs2
00110
rs1
101
funct3
00101
rd
0111011
opcode
执行数据路径
instruction
0x027352BB
opcode
0111011 -> OP-32
funct3
101 -> DIVUW
funct7
0000001 -> M-extension divide/remainder selector
rd / dividend / divisor
t0(x5) / t1(x6)=20 / t2(x7)=7
unsigned 32-bit division
尚未计算
x5
t0(x5) = 0x0000000000003001; pc = 0x0000000000002000
当前步骤
概念步骤：拿到 32-bit 指令编码
机器码按当前指令格式切成字段，动画从 encoding/decode 开始。
encoding: 0x027352BB
syntax : divuw t0(x5), t1(x6), t2(x7)
待提交结果: 尚未计算
当前架构状态
t0(x5) = 0x0000000000003001; pc = 0x0000000000002000
该动画展示 ISA 可见的解码和状态变化，不表示任何特定 CPU 的流水线、缓存、预测或时序实现。
快速理解与检索要点
DIVUW 将两个源寄存器的低 32 位按无符号整数相除，再把 32 位商符号扩展到 64 位。源寄存器高 32 位不参与除法。
RV64 M 扩展 R-type 编码：funct7=0000001、funct3=101、opcode=0111011（OP-32）。
除数低 32 位为零时，写回 0xffffffffffffffff，不产生整数除零异常。
无符号除法无溢出；商仍符号扩展，而不是零扩展。
常见使用场景
乘法与除法
结合 «divuw x10, x11, x12 # quotient uses unsigned low 32-bit sources; sign-extend to 64 bits» 等实际代码理解该场景。
使用前检查清单
语法检查
- rd、rs1、rs2 是三个 x0–x31 寄存器字段（也可用 ABI 别名），没有 rs3 或立即数。
语义检查
- 仅使用低 32 位，32 位商符号扩展到 64 位；需 RV64 M 扩展。
- rd=x0 丢弃写回；源与目的重叠时先读取旧值。除零和有符号溢出不产生整数算术异常。
容易混淆 / 常见误区
除零返回全1（符号扩展至64位为-1），不触发异常
无符号溢出不会发生
W 后缀指令只产生 32 位结果，并把 bit[31] 符号扩展到 XLEN；不要把它当作普通 64 位运算。
DIVUW 需要 RV64 和 M 扩展；RV32 没有此指令，Zmmul 也不包含除法。