FDIV.Q 动画是否模拟完整四精度硬件？
不模拟。动画展示 ISA 可见的编码、字段解析、操作数读取、示例计算和 fflags 关系；不展示 FPU 流水线、延迟或完整四精度实现细节。
FDIV.Q
RISC-V FDIV.Q 指令详解
指令手册R-type四精度浮点除法：rd = rs1 / rs2。
指令语法
fdiv.q rd, rs1, rs2[, rm]
32 位 OP-FP：opcode=1010011、funct5=00011、fmt=11；bits14:12 为 rm。
rd、rs1、rs2 为 f0–f31 或 ABI 名称；f0 可写，rd 可与源重叠。rm 可省略为 dyn，rm=111 使用 frm；静态 101/110、动态 frm=101–111 行为保留。
RV32/RV64 Q（依赖 D 和 F），FLEN=128；所需扩展和浮点状态须启用。窄于 FLEN 的源须正确 NaN-boxed，否则按 canonical qNaN。
计算四精度 rs1/rs2 并按 rm 舍入；动画仅支持非零有限精确白名单。fflags 累积 NV/DZ/OF/UF/NX，置位本身不触发基础浮点异常 trap。
同一源寄存器须有同一初始值。动画初始 fflags=0；不把教学步骤解释为硬件周期。
Q浮点运算
指令行为说明
FDIV.Q 是依赖 D 扩展的 Q 扩展四精度浮点除法；结果按 rm 字段或动态 frm 舍入模式舍入后写入 rd。特殊值、NaN、无穷、除零和异常标志遵循 RISC-V 浮点扩展采用的 IEEE 754 规则。 rd、rs1、rs2 均为 f0–f31；f0 可写。rm 可省略，汇编默认 dyn。
FDIV.Q 指令解析与执行动画
展示 Q 扩展四精度 OP-FP 指令的 ISA 可见流程：解析编码字段，读取浮点寄存器，执行 FDIV 语义并写回 rd。
rd
rs1
rs2
rm
fdiv.q
,
,
,
rm 可留空：按汇编默认 dyn 编码，并使用下方 fcsr.frm。
执行环境
FLEN=128 / fmt=Q (11)
舍入: RNE 最近偶数
fflags: 初始 0
31..27
26..25
24..20
19..15
14..12
11..7
6..0
00011
FDIV
11
fmt=Q
01100
rs2
01011
rs1
000
rm
01010
rd
1010011
OP-FP
执行数据路径
instruction
0x1EC58553
opcode
1010011 -> OP-FP
funct5/fmt
00011 + Q(11) -> FDIV.Q
rm
000 -> RNE 最近偶数
rd/rs
fa0(f10) / fa1(f11) / fa2(f12)
read
尚未读取源寄存器
FP op
等待 Execute 计算
write
尚未写回；初始 fflags=0
当前步骤
Fetch：展示 32-bit OP-FP 编码
机器码按 R-type OP-FP 字段切分；四精度浮点 OP-FP 指令使用 opcode 1010011。
encoding: 0x1EC58553
syntax : fdiv.q fa0(f10), fa1(f11), fa2(f12), rne
result : 尚未写回；初始 fflags=0
当前默认示例 3.0 / 1.5 = 2.0 可精确表示，因此示例 fflags 保持 0。
四精度计算视图
rs1
fa1(f11) = 3.0
rs2
fa2(f12) = 1.5
结果
等待 Execute 计算
当前默认示例 3.0 / 1.5 = 2.0 可精确表示，因此示例 fflags 保持 0。
假定扩展可用、FS 已启用、输入已正确 NaN-boxed、初始 fflags=0。仅接受非零有限精确白名单输入和非零白名单结果；零与舍入/异常边界不在动画范围内。同一源寄存器须有同一初始值；rd 可与源重叠，f0 可正常写回。步骤是教学视图。
该动画只展示 RISC-V Q 扩展的 ISA 可见 OP-FP 编码、示例数值结果和 fflags 关系；不模拟具体 FPU 流水线、延迟、完整 IEEE 754 边界组合或微架构实现。
快速理解与检索要点
FDIV.Q 是依赖 D 的 Q 扩展四精度浮点除法。它使用 OP-FP 编码，funct5=00011 且 fmt=Q(11)，从两个浮点寄存器读取四精度操作数，按 rm 或动态 frm 舍入后写回 rd，并通过 fflags 记录适用浮点异常。
OP-FP 字段中 opcode=1010011，funct5=00011 选择 FDIV，fmt=11 选择 Q 四精度格式。
Q 扩展依赖 D；Q 实现使 FLEN=128，四精度操作数使用该格式。
rm 字段选择静态舍入模式；rm=111 使用 frm 动态舍入模式，rm=101/110 和保留 frm 值的行为保留。
动画仅计算有限且精确可核算的教学示例；四精度完整舍入、NaN、无穷、除零和溢出路径按官方浮点规则解释。
适用于 RV32/RV64 的 Q（依赖 D 和 F）；所需扩展与浮点状态须启用。rd 可与源重叠；同一源寄存器只有一个初始值。
动画以初始 fflags=0 的非零有限精确白名单为范围；非法或超范围输入停止执行，不回退到默认值。
常见使用场景
浮点基本运算
结合 «fdiv.q f0, f1, f2, rne # f0 = f1/f2» 等实际代码理解该场景。
数值计算
结合 «fdiv.q f0, f1, f2, rne # f0 = f1/f2» 等实际代码理解该场景。
使用前检查清单
语法检查
- rd：目标浮点寄存器，接收该格式的浮点结果。
- rs1/rs2：源浮点寄存器；带 rm 的算术/舍入指令由 rm 或动态 frm 选择舍入模式。
语义检查
- 确认操作数的浮点格式后缀（.H/.S/.D/.Q）符合数据宽度。
- 确认是否需要检查 fflags 中的 NV、DZ、OF、UF、NX 等标志。
容易混淆 / 常见误区
舍入模式来自 rm 字段；rm=111 使用 frm 动态舍入模式。
rm=101 和 rm=110 保留；rm=111 时若 frm 取保留值，行为同样保留。
浮点异常记录在 fflags，不是整数分支条件或整数异常。
0/0、非零数除以 0、NaN 和无穷等情况按 IEEE 754/RISC-V 浮点规则产生结果。
常见问题
FDIV.Q 的除零结果在哪里记录？
结果写入浮点目标寄存器 rd，浮点异常标志累积在 fflags。除零不会变成整数异常或整数分支条件。