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VFWADD.VF

RISC-V VFWADD.VF 指令详解

指令手册OPFVF

将vs2的SEW浮点元素与f[rs1]相加，扩展结果（2×SEW）写入vd。

指令语法

vfwadd.vf vd, vs2, rs1, vm

操作数说明

vd：目标向量寄存器组。

vs2/vs1 或标量源：按指令后缀 .vv/.vx/.vi/.vf 决定来源。

vm：若语法包含 vm，vm=0 使用 v0 作为执行掩码，vm=1 为未掩码。

V向量运算浮点

指令行为说明

VFWADD.VF 执行扩展浮点加法。SEW 宽源元素相加，结果写入 2*SEW 宽 vd。向量 FP32/FP64 操作需要实现相应标量 F/D 支持；FP16 由相应的向量半精度扩展控制；不要假定基础 V 扩展自动包含半精度算术。

VFWADD.VF 指令解析与执行动画

从 OP-V 编码解码到逐元素拓宽浮点加法：两个 SEW=32 源先扩展，再写入 2*SEW=64 的结果。

输入的指令

vfwadd.vf

vd使用 v0-v31vs2使用 v0-v31rs1浮点寄存器 f0-f31/ABIvm执行掩码控制

执行环境

VLSEW

LMULm1本动画固定的寄存器组倍数

VLEN4096固定向量寄存器长度（bits）

VLMAX128m1 下的最大元素数

vstart0本动画不展示 prestart 元素

frmRNE固定 RNE 的有限教学环境；真实指令使用动态 frm

FP stateFS enabledFS=Off 会触发非法指令；本动画固定展示 FS 已启用的架构路径

dest EEW64目标元素宽度

vta/vmata, ma尾部/非活动元素策略

opcode1010111OP-V 主操作码

vs2 elements逗号分隔有限数值，数量必须等于 VL，且可表示为有限 binary32f[rs1]有限浮点示例值，且可表示为有限 binary32v0 mask bits0/1 串，长度必须等于 VL

编码字段

0xc0855257

31..26

24..20

19..15

14..12

11..7

6..0

110000

funct6

01000

vs2

01010

rs1

101

funct3

00100

1010111

OP-V

执行数据路径

lane 0: 1 + 1.5 -> 2.5

显示的 lane 与当前步骤高亮同步；其余逐元素结果位于下方。

步骤 1 / 15

读取 OP-V 编码字段

V 扩展浮点指令使用 OP-V 主操作码，字段包含 funct6、源寄存器、vm、funct3、vd 和 opcode。

逐元素结果

长向量在模块内部横向滚动，不造成页面溢出。

i=0活动

1 + 1.5

2.5

i=1活动

1.5 + 1.5

i=2跳过

v0.t=0，不执行

i=3活动

2.5 + 1.5

i=4活动

-3 + 1.5

-1.5

i=5活动

3.5 + 1.5

i=6跳过

v0.t=0，不执行

i=7活动

4.5 + 1.5

固定 VLEN=4096、LMUL=m1、vstart=0 的教学环境中，源元素先按 SEW=32 / binary32 精确表示并扩展到 binary64；加法在 binary64 执行，再写入 2*SEW=64 的结果。本动画以 RNE 作为可核验示例；NaN、无穷和异常标志仍以官方 RVV 浮点规则为准。

快速理解与检索要点

VFWADD.VF 用于在更宽精度中保存加法结果，区别于单宽 VFADD。

扩展形式会改变目标元素宽度和寄存器组占用，写代码时要重新确认 LMUL/EMUL。

只对 vl 范围内且从 vstart 开始的活动元素执行；本页动画固定 vstart=0，真实 vstart>=vl 时不更新 body 元素，非活动元素和尾部元素受当前 vma/vta 策略影响。

除专用掩码指令外，vm=0 使用 v0 作为执行掩码，vm=1 表示不使用掩码。

浮点运算遵循向量浮点章节：普通浮点运算使用 frm 舍入并设置浮点异常标志；定点 vxrm 不控制这些指令。

RISC-V Unprivileged ISA Manual：V Standard Extension for Vector Operations

向量执行上下文

阅读 VFWADD.VF 时，不要只看助记符。官方 V 扩展语义还依赖当前 vl、vtype 和掩码状态。.vf：一个向量源和一个浮点标量源参与运算。

先看 vl

当前 vl 决定 body 元素数量。典型代码会先执行 vsetvli、vsetivli 或 vsetvl，再执行本页指令。

再看 vtype

当前 vtype 提供 SEW、LMUL、tail policy 和 mask policy；这些规则影响元素宽度、寄存器组大小以及非活动/尾部目标元素。

最后看 vm/v0

带 vm 的普通向量指令在 vm=0 时用 v0 作为执行掩码，vm=1 表示未掩码。VMERGE 等少数形式会把 v0 当作数据选择输入。

官方来源：RISC-V V Standard Extension for Vector Operations

常见使用场景

高精度累加

结合 «vsetvli t0, a0, e32, m1, ta, ma vfwadd.vf v2, v4, ft0 # 32b→64b result in v2-v3» 等实际代码理解该场景。

混合精度

结合 «vsetvli t0, a0, e32, m1, ta, ma vfwadd.vf v2, v4, ft0 # 32b→64b result in v2-v3» 等实际代码理解该场景。

使用前检查清单

语法检查

确认当前指令格式为 OPFVF。
确认操作数排列顺序与示例一致。

语义检查

确认目标寄存器用途和调用约定兼容。
确认该指令不是伪指令展开后的底层形式。

容易混淆 / 常见误区

目标EMUL=2×LMUL——需要双倍向量寄存器组来存放扩展结果。

扩展（widen）使结果元素宽度从 SEW 变为 2×SEW（如 32 位→64 位），并不表示尾数精度翻倍；本页 FP32→FP64 演示会先精确扩宽源值，再执行加法。

向量 FP32/FP64 操作需要对应的标量 F/D 支持；仅有 V 并不意味着支持 FP16。

常见问题

这些浮点指令使用 vxrm 吗？

不使用。普通 RVV 浮点运算和浮点转换使用浮点舍入模式 frm 或指令指定的固定舍入；vxrm 用于定点舍入指令。